2017年4月2日 星期日

PS audio老闆談原子鐘

http://www.psaudio.com/pauls-posts/atomic-clocks/
這篇談到原子鐘的用途在於長時間精準度,例如拿來當全世界的時鐘參考標準或是GPS衛星上面的參考時鐘,跑個數十年誤差沒幾秒這種事;
而用在ADC/DAC上的clock嘛,快個0.1%,沒人聽的出來,440Hz變成440.44Hz聽的出來的人沒幾個,ADC/DAC在乎的是jitter,也就是微抖動,就像你唱歌氣接不上的抖動,這就很容易聽出來,而且影響的層面非常大,幾乎全頻段都聽得出來。

此外,這篇文提到原子鐘的頻率只是作為參考用,並不是直接產生ADC/DAC要用的44.1K、48K,常見的是拿原子鐘產生10MHz,再由此產生44.1K,呃...這不就是PLL...

好吧,就算不談PLL,且讓我們先看看IC的輸出入I2S介面的clock timing圖,


LRCK表示資料是左或右聲道,BICK表示單一個bit的資料傳送的時間,SDATA是資料;
parallel數位電路只要用到clock,一定會有這麼一張圖,表示clock上升或下降之前多少之前,資料就必須先準備好(tSDS),之後還得延續多久才能變動(tSDH);
還有個重點,就是右側那VIH、VIL,比VIH高,才算1,比VIL低,才算0;
對clock而言,就是電壓爬到VIH時,觸發!抓資料或送出資料;DAC就是送出下一個sample轉成類比訊號;
所以說,clock準不準、jitter高低看的是這波形爬升到VIH的時間點;
因此,波形越陡峭,越容易確保jitter低;
倘若用外接clock,這clock訊號得經過很長的訊號線傳遞到ADC/DAC,波形要維持很漂亮並不容易...實際上會有相當程度的變異...
所以說,最好的方式是clock擺在DAC IC旁,讓訊號路徑極短,容易確保波形漂亮,jitter就容易低,輸出的聲音才漂亮啊~

此外,前面提到VIH,這電壓值往往是相對於IC的工作電壓,而不是個絕對值,當餵給IC的電壓變動時,VIH也會變動;
可以想見,當有個雜訊在IC的電源時,VIH也會跟著有雜訊,一直變動;
這時,就算你餵個完美的clock,也照樣冒出一堆jitter來囉...
所以說,貓窩很強調電源與雜訊隔離囉~