數位為何不抗雜訊？

之前提過幾次的數位不抗雜訊，這字面當然不精準，正確的說法是jitter很怕電源雜訊。
也就是說，雖然數位訊號抗電源雜訊能力很強，但訊號的時間卻怕電源雜訊。

實務上，當然只有最後的DAC端會有時間問題，
若DAC的數位部分電源有雜訊，其輸出到類比部分的時間便會漂移，聲音就糊了、刺耳了。

往前推，以EMU-0404 USB這種async mode USB架構來說，就是做為做為FIFO buffer與I2S輸出介的FPGA，其電源也必須顧及；

再往前，便是石英震盪子的電源。
這些電源都必須搞定，才能得到低jitter的聲音。


麻煩的是，數位電路往往造成接地迴路也有一堆雜訊，尤其是PC這種超複雜的東西...
USB DAC該怎麼做？
理想的手法是用photo coupler隔開，那，隔在哪？
該在FIFO buffer之前，前端是USB介面，後端是石英震盪子、buffer與DAC。
不過，這前提又是photo coupler是否會引入jitter？
也就是說，photo coupler的on/off時間是否皆一致？

或許用快速的的photo coupler這問題會小一些，
假若要求jiiter在10ppm以內，以44.1KHz sampling rate來說，10ppm的時間差倒數便是4.41GHz，取如此高速的photo coupler便可以確定rise/fall time絕對小於10ppm。
實際上當然毋需這麼高，1GHz應該就夠了。