首先提一下，理論是一回事，實作是另一回事，二者不可偏廢，總和才是最後的結果。
理論上，也就是技術上的瓶頸，
S/PDIF與AES/EBU，這二者大體相同，
其設計的目的是為了避免轉盤與DAC的clock有差異，跑一段時間後buffer overflow或underflow，產生爆音，
因此S/PDIF與AES/EBU將clock編碼進資料流中，讓DAC去跟隨轉盤的clock；
遺憾的是用PLL去鎖這clock雖然可以確保長時間DAC的clock與轉盤的clock沒差異，但PLL又會引入jitter，
例如很常用的那個receiver IC CS8416的datasheet上寫著典型的jitter 200ps！
當然，別忘了前端送過來的訊號本身也會帶jitter。
